NAND Flash 芯片測試
DFT : Design For Testability
TTR :Test Time Reduction
KGD: Known Good Die
NAND Flash 芯片測試主要是為了篩選（Screen Out）出Flash陣列、譯碼器、寄存器的失效。
測試流程（Test Flow）
從wafer level，到single component level、module level，定義各項測試的次序，篩選出性能較差和失效的device，需要盡可能達到最好的測試覆蓋率，避免最后出貨的產(chǎn)品中有失效的產(chǎn)品，同時需要減少測試的時間與成本。
Burn-in測試
普遍來說，是為了了解產(chǎn)品的潛在失效分析而在一定條件下（高溫/高電壓/一定濕度）下加速芯片老化，以至于故障提前出現(xiàn)。這種測試側重在封裝相關層面，包括化學和機械等因素。
根據(jù)浴盆曲線，產(chǎn)品的早期失效率較高，中間階段比較穩(wěn)定。為了讓用戶拿到的產(chǎn)品失效率較低，就要通過burn-in測試，剔除有缺陷的產(chǎn)品，讓出貨的產(chǎn)品在出廠前就度過早夭期。為了減少時間，需要進行加速，即在更惡劣的條件下試驗（高溫/高電壓/一定濕度），而且根據(jù)理論可以計算出不同條件下的加速因子，根據(jù)實際時間計算出等效的時間。
控制測試成本的一個重要方向是提高測試的并行度。
測試機臺在測試一批產(chǎn)品時，必須等待所有產(chǎn)品都完成后，才能開始下一階段的測試。
減少測試時間，主要優(yōu)化以下兩方面：
1. 寫讀擦時間
2. 數(shù)據(jù)導入和結果獲取
寫讀擦的時間由芯片特性決定，可以努力的方向在于如何同時對多個chip或block進行操作。
如果芯片可以自己生成測試數(shù)據(jù)，就可以節(jié)約數(shù)據(jù)輸入的時間，這點可以通過DFT實現(xiàn)。如果可以直接得到測試成功失敗的信息，不需要將原始的數(shù)據(jù)傳輸?shù)綔y試機上，也可以節(jié)約大量時間。
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編輯：simon 最后修改時間：2019-07-03
